EM验证难/波形传播准确性低/余量小,5nm工艺或将难产?

2018-07-19 14:03:14 来源:EEFOCUS
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和低世代制造工艺相比,5nm的功耗、性能和面积的改进更加难以实现,这些难点的解决方案正在成为焦点。

围绕5nm制造工艺节点的活动正在迅速开展,更加彰显了必须克服的大量日益复杂的设计问题。

28nm之后,每次新工艺节点的升级都促使代工厂、EDA和IP供应商更加紧密地合作。代工厂开发新工艺和规则平台,EDA和IP供应商则提供能够实现新工艺节点的工具、方法和预先开发的IP块。5nm的出现让问题变得更加复杂,不仅要在更关键的层上使用EUV光刻,还要更多地关注可能影响信号完整性、良率、老化和可靠性等因素的物理和电气效应。

“对于逻辑器件而言,5nm的挑战在于妥善管理标准单元和供电网络之间的相互作用,”ARM物理设计事业部研究员Jean-Luc Pelloie说。 “不用考虑标准单元就可以实现供电网络的日子一去不复返了,标准单元的架构必须和供电网络完全适配,因此,必须根据逻辑器件的架构选择供电网络设计方案。”

在5nm工艺上,如果一开始就没有适当地考虑这种交互影响,就基本上不可能解决IR压降和电迁移问题。

“在工艺尺寸下降到5nm时,过孔和金属层电阻都会增加,适当的供电网络能够限制后端效应的影响,”Pelloie说。“除了需要考虑供电网络的逻辑架构,规则的、均匀分布的供电网络也有助于减少这种影响。至于使用功率门的设计方案,由于需要更加频繁地插入这种门,以保证性能,这可能会导致面积的增加,从而减少先前工艺尺寸节点缩减造成的面积降低幅度。”

在10/7nm以下,所有新节点的迁移都更加困难、耗时、成本高昂。除了物理问题之外,设计方法也要改变,工程师甚至还需要大胆改变之前的一些假设。

“现在你有一个更高性能、更精确的系统,所以你可以进行更多的分析,”ANSYS半导体业务部产品工程总监Ankur Gupta说。 “但是,很多工程团队仍然不得不改变传统的IR假设或预设范围。他们仍然必须回答他们是否可以进行更多极限测试的问题。如果他们可以,他们选择哪个工艺角呢?这是整个行业面临的挑战。在运行EM/IR分析时,工程师选择运行的载体决定了工艺角,可是现在我们还没有制造出正确的载体。”

有时候,正确的载体并非总是显而易见的。“选择不同的电压和时序组合,可以智能地挑选或鉴别出短板位置,这种技术正在迅速发展,”Gupta指出。 “这里不仅需要关注网络短板,还需要加上对延迟、工艺变化、同时开关的敏感性-这些敏感性最终会影响路径并导致失效。”

他说,这改变了整个设计方法。 “可以降低设计余量,设计一种流程,使得它们在整个过程中收敛吗?我是否可以使用统计电压而不是平坦限值空间的IR压降前端?我可以分析芯片、封装和系统吗?我是否可以进行所有这些分析,从而能够彻底利用芯片封装,不会造成哪怕5%的浪费?在7nm时,我们讨论的是近阈值计算,因为某些工艺角是在NTC,而不是整个芯片,你看看移动芯片,它们并不总是运行在500mV以下。有一些条件和模式将在500mV以下运行。但是在5nm时,由于整体散热范围和整体功耗预算的限值,移动芯片每个工艺角可能都会在600毫伏以下运行。”

这并不限于移动芯片。网络、GPU和AI芯片也是如此,因为很多这种设计都有同样的总功率限值。他们将如此多的晶体管封装在一个很小的空间内,总功耗决定了最大工作电压。“如果升级工艺,你就无法在800mV运行时还能得到足够的电力,这时如果整个芯片开始以600毫伏或更低的电压运行,”古普塔说。 “你将需要几百个低于500毫伏的工艺角,让它们组成你的整个设计,这时你需要掌握这些[分析]技术,在7nm之后,我们发现早期的spice模型对5nm的变化影响更糟糕。”

对于最近几代节点,许多这种工艺和设计问题变得越来越严重。

“引脚访问样式存在更多挑战性,还有更复杂的布局和布线约束,更密集的电源-接地网格支持,库架构和电源-地网格之间需要更紧密的对齐,更多以及更严格的电迁移考量因素,更低的电源电压限制,更复杂的库建模,取建模中的其他物理细节,更多和新的DRC规则,”Cadence公司研发副总裁Mitch Lowe表示, “显然,EUV光刻技术至关重要,它确实可以减少但不能完全消除多重图案化带来的挑战和影响。尽管EUV简化了一些事情,但依然有一些新的挑战需要解决。”

一段时间以来,EDA社区一直在研究解决这些问题。“先进的EDA解决方案不断出现,”Lowe说。“我们还有很多工作要做,但是5nm最终将成功部署。”

通过整合多个常见引擎,EDA生态系统正在大力投资持续PPA优化,并加强紧密联系。Lowe表示,有一个例子是,将IR压降效应和静态时序分析(STA)相结合,以管理在5nm上使用传统阈值方法日益增加的固有风险。

也可能需要进行其他更改,Synopsys设计部门营销经理Mark Richards指出,5nm尚不成熟,各种代工厂在开发计划和执行方面也进度不一。

“大型代工厂都在致力于在非常短的时间内提供可量产的制造工艺,除此之外,他们正在积极地对晶体管的新架构进行研究,因为在某种程度上,finFET到5nm节点时基本就接近其物理极限了。”Richards说。“这就是为什么正如代工厂自己所报道的那样,更先进节点的性能优势正在减弱,当你缩小鳍片以满足面积缩小目标时,需要增加鳍片高度,以减轻固有的驱动能力下降。从性能的角度来看,这带来了固有的电容问题,对这些电容进行充放电也有问题。”

三星和格罗方德已经宣布计划在3nm时转向纳米片FET,台积电也正在为3nm节点寻找合适的纳米片FET和纳米线。所有这些都是环绕式闸极FET,它们用于在5nm之后降低栅极泄漏。在向3nm迁移的过程中会有许多小节点,这些节点可以帮助减少直接迁移到全新制造工艺的影响。

弗劳恩霍夫集成电路研究所的高级物理验证研究员Christoph Sohrmann博士表示,5nm工艺的电气和热寄生效应将大幅增加。“首先,FinFET设计将遭受更强的自我加热。虽然可以从工艺层面进行处理,但是静态设计规则不能完全覆盖,减小的间距构成了一个设计挑战。整个设计中增强的热/电耦合将有效地增加到一定程度,以至于芯片的敏感部分(例如高性能SerDes)可能会受到受限峰值性能的影响。不过,其影响在很大程度上取决于应用场景和隔离策略。选择正确的隔离技术 - 如设计层面和工艺层面 - 需要更精确、更快速的设计工具,特别需要关注非常先进的节点中的寄生效应。我们希望这些工具引入更多新的物理效应,因为5nm离量子尺寸已经不太远了。为了保证物理学正确,需要许多测试结构来适应这些新工具的模型。这是一项耗时且昂贵的挑战。预计还需要一些有更多真实的物理方法的启发式模型。最重要的是,代工厂将对这些参数和型号非常谨慎。该领域的所有未来标准也需要考虑到这一点。”

Richards说,3nm及更先进的节点必须转向新的晶体管结构,以继续实现新节点所期望的性能提升, “随着踏脚石节点的引入越来越多,相当于在某种程度上借鉴了下一代大节点的优势。当你在两代节点之间引入一个踏脚石节点时,它的作用就是从下一代节点借鉴一些优势,这也是我们在某些精品节点中所看到的情形。这些节点非常重要,它们能够满足最终用户的需求,帮助我们的客户积极地交付产品。”

对于任何新的工艺节点,EDA和IP社区都需要进行巨大的投资,以确保工具、库和IP与新的技术规范和能力保持一致,其中就包括设计团队必须遵守的新节点的工艺设计套件。

 

5nm工艺节点,来自IBM


纵观整个行业,单元和IP的开发工作正如火如荼地开展。“实际上,大部分更改和开发工作都在0.5级PDK之前或之上实现。”Richards说。“一般来说,0.5级之后,PDK的变化幅度会减少,通常情况下PDK已经完工了。在0.1级到0.5级之间,会完成大部分开发工作,之后的开发工作会逐渐减少,逐步停止。因为那个时候你已经有了很多客户在做测试芯片,所以需要进行的更改已经不多了。0.5级之后的实际工作就是构建和打磨成熟参考流程,构建方法学,并在0.5级到1.0级之间真正增强,以确保可以在真实的芯片中兑现尺寸缩减和性能提升的承诺。”
 

 

 
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